Micron og cadence oppdaterer ddr5-status, 36% mer ytelse enn ddr4

På begynnelsen av året holdt Cadence og Micron den første offentlige demonstrasjonen av neste generasjons DDR5- minne. På et TSMC-arrangement tidligere denne måneden ga de to selskapene noen oppdateringer om utviklingen av den nye minneteknologien.

Micron og Cadence diskuterer fremskritt i DDR5-minnet

Hovedfunksjonen til DDR5 SDRAM er sjetongens kapasitet, ikke bare høyere ytelse og lavere strømforbruk. DDR5 forventes å øke I / O-hastighetene fra 4.266 til 6.400 MT / s, med et forsyningsspenningsfall på 1, 1 V og et tillatt jitterområde på 3%. Det forventes også å bruke to uavhengige 32/40 bits kanaler per modul (uten / eller med ECC). I tillegg vil DDR5 ha forbedret kommandobus-effektivitet, bedre oppgraderingsordninger og et større basseng med banker for ytterligere ytelse. Cadence fortsetter med å si at den forbedrede funksjonaliteten til DDR5 vil tillate 36% høyere båndbredde i den virkelige verden sammenlignet med DDR4 selv ved 3200 MT / s, og når 4800 MT / s når den faktiske båndbredden vil være 87% høyere. sammenlignet med DDR4-3200. En annen av de viktigste egenskapene til DDR5 vil være tettheten av monolitiske flis utover 16 Gb.

Vi anbefaler at du leser innlegget vårt på Intel Core 9000-serien støtter opptil 128 GB RAM

Ledende DRAM-produsenter har allerede monolitiske DDR4-brikker med en kapasitet på 16 GB, men disse enhetene kan ikke levere ekstreme klokker på grunn av fysikkens lover. Derfor har selskaper som Micron mye arbeid å gjøre i et forsøk på å samle høye DRAM-tettheter og ytelse i DDR5-tiden. Spesielt er Micron opptatt av variabel retensjonstid og andre atomnivåforekomster, når produksjonsteknologiene som brukes for DRAM når 10-12 nm. Enkelt sagt, mens DDR5-standarden rommer tettheter og bryllupsprestasjoner, er det fremdeles mye magi å gjøre av DRAM-produsenter.

Micron regner med å starte produksjonen av 16 Gb-brikker ved å bruke sin 'under-18nm' produksjonsprosess innen utgangen av 2019, selv om dette ikke nødvendigvis betyr at de faktiske applikasjonene som har dette minnet, vil være tilgjengelige innen utgangen av neste år. Cadence har allerede implementert DDR5 IP (Controller + PHY) ved bruk av TSMCs N7 (7nm DUV) og N7 + (7nm DUV + EUV) prosessteknologier.

Gitt de viktigste fordelene med DDR5, er det ikke overraskende at Cadence spår at servere vil være de første programmene som bruker den nye typen DRAM. Cadence mener at SoCs for kunder som bruker N7 + -prosessen vil støtte den, noe som i hovedsak betyr at brikkene skal treffe markedet i 2020.

Techpowerup font